德州仪器从2004年起一直蝉联第一
三、芯片行业的分工
1、芯片架构IP公司
Arm：全球领先的英国的半导体知识产权（IP）提供商！通过出售架构IP获利。
目前全世界大部分的智能手机，平板电脑等的SOC芯片是基于ARM的架构设计生产出来的。举个栗子：苹果、华为、高通、联发科的处理器，都是ARM授权的。
Arm的三种授权方式：处理器、POP以及架构授权。
处理器授权是指授权合作厂商使用Arm设计好的处理器，对方不能改变原有设计，但可以根据自己的需要调整产品的频率、功耗等。
POP授权是处理器授权的高级形式，Arm出售优化后的处理器给授权合作厂商，方便其在特定工艺下设计、生产出性能有保证的处理器。
架构授权是Arm会授权合作厂商使用自己的架构，方便其根据自己的需要来设计处理器。
基于此种模式，授权费和版税就成了Arm的主要收入来源。除此之外，就是软件工具和技术支持服务的收入。
2、芯片设计公司
海思、三星、高通、联发科、AMD、英特尔、展讯、紫光、哲库科技、中兴、寒武纪、中兴……
目前同时具备芯片设计和生产能力的是英特尔和三星。
3、芯片代工制造公司
台积电、英特尔、三星、中芯国际……主要是把芯片设计公司设计出来的芯片给制造出来。
4、芯片封测公司
中国台湾省日月光、长电科技、艾克尔、中国台湾省矽品科技、力成、天水华天、通富微电、京元电、南茂和颀邦。
5、芯片材料和设备公司
比如光刻机的：阿斯麦（ASML），晶圆的：主要是日本厂商信越半导体和胜高科技、EDA厂商主要是Synopsys、Cadence、Mentor这三家。
小黑板：
1、在之前我分享的《一文了解芯片的制造过程：从沙子到芯片》中，提到过在制造环节，我们在晶圆、光刻机、光刻胶、抛光机等多个领域存在“卡脖子”现象
2、在芯片设计领域，我觉得目前最大的“卡脖子”有2个环节：IP和EDA
（1）IP。现阶段，PC级、服务器级等基于X86的架构需要英特尔的IP授权、手机等智能终端需要用到ARM的IP授权，一旦有极端冲突，将无法使用。华为的服务器业务中涉及到X86架构的产品就因为制裁，现在被迫“优化调整了”。
（2）芯片设计EDA软件
EDA（Electronic Design Automation）是电子设计自动化软件的简称，EDA 产业是集成电路设计最上游、最高端的产业，涵盖了集成电路设计、布线、验证和仿真等所有流程，是集成电路设计必需、也是最重要的软件工具，被称为“芯片之母”。
EDA软件分类如下
EDA软件分类
目前全球EDA主要被Synopsys新思科技、Cadence楷登电子、Mentor明导国际三巨头垄断，它们直接或者间接占据了全球超过80%的份额。
Cadence ，楷登电子，成立于1988年，总部位于美国加州圣何塞，产品覆盖了芯片设计、物理功能验证、布局布线，模拟/混合信号及射频芯片设计，PCB设计和硬件仿真建模等。
Synopsys，新思科技，成立于1986年，总部位于美国加州山景城， 是EDA解决方案提供商及接口IP的供应商。
Mentor，明导国际，现称为西门子EDA，成立于1981年，总部位于美国俄州威尔森维尔，产品包括SoC、IC、FPGA、PCB设计工具及相关服务。
四、芯片设计流程（以数字芯片为主）
首先，芯片有简单的，又复杂的，每个公司规模、运营模式、产品等不一样，所以对于芯片设计的人员配备和要求都不一样。这里只是就芯片设计的流程，进行大概的梳理。
1、以前端、后端作为分界的数字IC的参考设计流程，如下图：
以前后端分界
前端设计涉及到的：
TL（register transfer level) 设计：利用硬件描述语言，如VHDL，Verilog，System Verilog, 对电路以寄存器之间的传输为基础进行描述。
功能仿真：通常是有DV工程师来完成这部分工作，通过搭建test bench, 对电路功能进行验证。
逻辑综合：逻辑综合是将电路的行为级描述，特别是RTL级描述转化成为门级表达的过程。也就是将代码翻译成各种实际的元器件。
STA：（static timing Analysis) 静态时序分析，也就是套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。
DFT：design for test(可测性设计)，DFT通常要做扫描路径设计(Scan Design)、内建自测试(Bist)、TAG(Joint Test Action Group，联合测试工作组)、ATPG(Automatic Test Pattern Generation)自动测试向量生成等工作。
因为DFT相对独立，可以在前端，也可以放在后端，在这个图里面我们把它放到前端里面。
后端设计涉及到的：
布局规划（FloorPlan）：布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I／O引脚等等。布局规划能直接影响芯片最终的面积。
CTS：Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。
布线（Place ＆ Route）：这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0．13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。
寄生参数提取：由于导线本身存在的电阻，相邻导线之间的互感，耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。
版图物理验证：对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求， ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气 规则违例等等。
2、如果是按照标准单元的SoC芯片设计，流程如下图：
标准单元
来源是文章：SoC设计方法与实现。
硬件设计定义说明（Hardware Design Specification）
硬件设计定义说明描述芯片总体结构、规格参数、模块划分、使用的总线，以及各个模块的详细定义等。
模块设计及IP复用（Module Design & IP Reuse）
对于需要重新设计的模块进行设计；对于可复用的IP核，通常由于总线接口标准不一致需要做一定的修改。
顶层模块集成（Top Level Integration）
顶层模块集成是将各个不同的功能模块，包括新设计的与复用的整合在一起，形成一个完整的设计。通常采用硬件描述语言对电路进行描述，其中需要考虑系统时钟/复位、I/O环等问题。
前仿真（Pre-layout Simulation）
前仿真也叫RTL级仿真。通过HDL仿真器验证电路逻辑功能是否有效。在前仿真时，通常与具体的电路物理实现无关，没有时序信息。
逻辑综合（Logic Synthesis）
逻辑综合是指使用EDA工具把由硬件描述语言设计的电路自动转换成特定工艺下的网表，即从RTL级的HDL描述通过编译与优化产生符合约束条件的门级网表。
版图布局规划（Floorplan）
版图布局规划完成的任务是确定设计中各个模块在版图上的位置，主要包括：
I/O规划，确定I/O的位置，定义电源和接地口的位置；
模块放置，定义各种物理的组、区域或模块，对这些大的宏单元进行放置；
供电设计，设计整个版图的供电网络，基于电压降（IR Drop）和电迁移进行拓扑优化。
功耗分析（Power Analysis）
在设计中的许多步骤都需要对芯片功耗进行分析，从而决定是否需要对设计进行改进。
在版图布局规划后，需要对电源网络进行功耗分析（PNA，Power Network Analysis），确定电源引脚的位置和电源线宽度。
在完成布局布线后，需要对整个版图的布局进行动态功耗分析和静态功耗分析。
除了对版图进行功耗分析以外，还应通过仿真工具快速计算动态功耗，找出主要的功耗模块或单元。
单元布局和优化（Placement & Optimization）
单元布局和优化主要定义每个标准单元的摆放位置并根据摆放的位置进行优化。
静态时序分析（STA，Static Timing Analysis）
STA是一种静态验证方法
通过对提取电路中所有路径上的延迟等信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如检查建立时间（Setup Time）和保持时间（Hold Time）是否满足要求。
形式验证（Formal Verification）
形式验证也是一种静态验证方法。
在整个设计流程中会多次引入形式验证用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性。
可测性电路插入（DFT，Design for Test）
可测性设计是SoC设计中的重要一步。通常，对于逻辑电路采用扫描链的可测试结构，对于芯片的输入/输出端口采用边界扫描的可测试结构。基本思想是通过插入扫描链，增加电路内部节点的可控性和可观测性，以达到提高测试效率的目的。一般在逻辑综合或物理综合后进行扫描电路的插入和优化。
时钟树综合（Clock Tree Synthesis）
SoC设计方法强调同步电路的设计，即所有的寄存器或一组寄存器是由同一个时钟的同一个边沿驱动的。构造芯片内部全局或局部平衡的时钟链的过程称为时钟树综合。分布在芯片内部寄存器与时钟的驱动电路构成了一种树状结构，这种结构称为时钟树。时钟树综合是在布线设计之前进行的。
布线设计（Routing）
这一阶段完成所有节点的连接。
寄生参数提取（Parasitic Extraction）
通过提取版图上内部互连所产生的寄生电阻和电容值，进而得到版图实现后的真实时序信息。
这些寄宿生电路信息将用于做静态时序分析和后仿真。
后仿真（Post-layout Simulation）
后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用在布局布线后获得的精确延迟参数和网表进行仿真，验证网表的功能和时序是否正确。后仿真一般使用标准延时（SDF，Standard Delay Format)文件来输入延时信息。
ECO修改（ECO，Engineering Change Order）
ECO修改是工程修改命令的意思。
这一步实际上是正常设计流程的一个例外。当在设计的最后阶段发现个别路径有时序问题或逻辑错误时，有必要通过ECO对设计的局部进行小范围的修改和重新布线，并不影响芯片其余部分的布局布线。在大规模的IC设计中，ECO修改是一种有效、省时的方法，通常会被采用。
物理验证（Physical Verification）
物理验证是对版图的设计规则检查（DRC，Design Rule Check）及逻辑图网
2、模拟芯片设计参考流程，如下图
