晶体管内部
内部示意图
晶体管的内部结构，主要是由源极、漏极和位于它们之间的栅极所组成，其中的栅极长度，便是我们常常所言的工艺尺寸，或者说工艺制程，所谓28nm、10nm乃至于7nm，都是描述从源极到漏极之间栅极长度，业界称之为Gate Length。
02工艺制程演变方向
根据芯片工作原理，我们其实能够知晓，芯片响应速度快慢，取决于单个晶体管内部两级之间的电荷流动速度，为了加速流动，一方面我们能够增加更多的晶体管数量，让电荷快速在不同晶体管中流转起来，另一方面更需要在单个晶体管内部不断缩短阻碍在两级之间的栅极长度，也就Gate Length。
以上两个方向，也就构成了当今世界各大半导体大厂各大工艺制程的主要延展方向，即不断提升芯片内部的晶体管数量，也就是单位空间内的密度问题，同时更要不断缩短单位晶体管内部的Gate Length，加速电荷流动。
显微镜下晶体管排列（图源于网络）
当然值得注意的是，“工艺制程=栅极长度”，工艺制程等同于物理尺寸的说法，实际上从350nm之后，已然失效。那是源于，随着工艺制程推进，Gate Length物理尺寸的缩小已然没有规律可言，但部分业界从业者（没错就是三星、台积电）为了延续此前每隔一代大约能缩小0.7的规律，把后续的工艺制程，全都按照0.7的倍数进行缩小后命名。
举个例子28nm工艺制程后一代制程，即28*0.7约等于22，于是下一代工艺制程便被命名为22nm，接下来的14nm，乃至于10nm，7nm都是按照这个规律命名。
03晶体管密度才是关键
那么既然后续命名和Gate Length物理尺寸没有任何联系，业界又是如何判定不同厂商之间的工艺带差呢？
那便是芯片内部的晶体管密度，通过对比芯片内部的晶体管密度多少，即可判定是否属于先进工艺或是同一工艺。
在这里，我们可以例举Intel 10nm工艺制程，根据公开消息，Intel 10nm工艺制程虽然在命名上不如台积电7nm工艺、三星7nm工艺制程响亮，可在晶体管密度方面，Intel 10nm远超台积电7nm工艺（DUV）和三星7nm（DUV），仅次于用EUV光刻机研发的台积电7nm 工艺。
由此可以看出，Intel 10nm和同期台积电、三星等厂商工艺制程属于同一水平，只是在命名上的不激进，导致被很多用户笑谈“挤牙膏”。
图源于互联网
04关于台积电N5 工艺
了解了工艺制程，回过头，再来看看台积电这次为新iPhone准备5nm ，到底又是何方神圣。
实际上，相较于火热的iPhone参数，关于台积电5nm 制程工艺消息，透露的并不多，我们可以试图从台积电5nm工艺一窥究竟。
此前，台积电总裁魏哲家就在技术论坛上表示，相较上一代7nm，5nm制程速度提升近15%，功耗则降低了30%，晶体管密度提升80%，妥妥的是新一代工艺制程，而该工艺也被首先运用在iPhone12之上，根据官方数据，采用台积电N5工艺的A14仿生芯片，内置118亿个晶体管，晶体管多了近30多亿，而CPU性能提升40%，而GPU则提升了近50%。
至于5nm 制程工艺，根据消息人士推测，将在5nm工艺的基础上，带来5%的额外速度提升和10%的功率提升。
至于具体提升，让我们拭目以待吧。
聊到这里，关于半导体工艺制程龙虎斗的上半部分就告一段落了。下一部分，我们将详细聊聊主要半导体大厂，现阶段的工艺制程，以及未来最具潜质的工艺制程演变FinFet工艺的周边。
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