图 4. 带有 DRAM 的三层堆叠 CMOS 图像传感器。
C. 用于Large Optical Format芯片堆叠于晶圆之上(Chip-on-Wafer)技术
迄今为止推出的堆叠式 CMOS 图像传感器是在晶圆上晶圆 (WoW) 键合工艺中制造的。然而，由于传感器和逻辑芯片的尺寸必须相同，这种工艺并不总是最佳的选择，特别是对于大光学格式（a large optical format），另一种堆叠方法涉及 CoW 键合，如图 5 所示。当尺寸与光学格式（optical format）相同的逻辑芯片完全充满高度并行的 ADC 和数字构建块（digital building blocks）时，面积效率在 WoW 键合中是最佳的。然而，如果逻辑电路小于光学格式（optical format），则 CoW 配置有最佳的面积效率，而 WoW 配置存在成本问题。
图 5. 大型光学格式图像传感器的 WoW 和 CoW 键合工艺的面积效率。
2016 年报道了一种使用 CoW 键合工艺的堆叠 CMOS 图像传感器 [12]，实现了具有超 35 毫米光学格式（optical format）的广播摄像机的全局快门图像传感器。在这里，两个切开的逻辑芯片采用 65-nm CMOS 工艺设计，具有并行 ADC 和微凸块（microbumps），并堆叠在为全局快门像素定制设计的大型传感器芯片上，如图 6 所示。具有高纵横比的切开的逻辑芯片通过间距为 40 µm 的微凸块连接到传感器。因此，连接总数约为 38 000。该传感器还允许通过 800 万像素以 480 fps 的速度进行超慢动作回放。
图 6. 使用 CoW 键合工艺的堆叠式 CMOS 图像传感器。
图 7 显示了大型光学格式图像（large optical-format）传感器的性能趋势， 2021 年，全 35 毫米格式（full-35-mm-format）图像传感器具有 5000 万像素和 250 fps。为了增加并行 ADC 的数量并逐步增加静态随机存取存储器 (SRAM) 帧缓冲区，使用 WoW 工艺来实现高性能。另一方面，CoW 工艺用来平衡成本效率和大型光学格式（large optical-format）传感器的性能。2021 年还推出了 3.6 英寸图像传感器，具有 1.27 亿像素和四个使用 CoW 工艺堆叠的逻辑芯片。CoW 工艺的下一个挑战是提高晶片上芯片放置的吞吐量，以提高生产率。
图 7. 大型光学格式图像传感器的性能趋势。
III.像素并行架构
在上一节中，使用堆叠器件的传感器架构主要用于提高基于列并行 ADC 架构的帧速率。本节介绍了基于使用细间距 Cu-Cu 连接（fine-pitch Cu–Cu connections）的像素并行架构的一些进展。在这里，传感器和逻辑层之间的连接已从 TSV 更改为混合键合的 Cu-Cu 连接，如图 8(a) 所示。在 TSV 配置中，信号线被传送到像素阵列外围的逻辑层。相比之下，Cu-Cu 连接可以直接集成在像素下方，并且这些连接允许增加连接的数量。关于 Cu-Cu 连接间距的最新趋势如图 8（b）所示。图像传感器的混合键合过程中需要数百万个没有连接缺陷的 Cu-Cu 连接，而随着大量触点的稳定连接，触点间距逐渐减小；此外，最近报道了 1-µm Cu-Cu 混合键合间距。这些细间距连接将使像素并行电路架构能够以实际的像素尺寸制造。
