完整的（双）H桥的示意图
2、逻辑门的选择
下图的与门需要有施密特触发器输入，因此与门是由相对缓慢变化的电压驱动的。使用或非门会使使能信号处于低电平状态，但这并不是缺点。使用或非门的一个优点是反相器 I1 可以通过或非门实现。然后单个逻辑IC就可以满足H桥的要求。
这里需要使用2个用于H桥的逻辑IC来提供所需的NAND门和4个反相器。'240 系列逻辑电路中有八进制反相器可用，连同'32 四路与非门，有足够的门用于两个桥。所以最后还是在同一块板上构造了2座H桥。下图显示了最终的设计。
逻辑门和不对称时序电路的示意图
可以使用几个不同的逻辑系列，因为我想要具有CMOS输入电平的NAND门，这也意味着施密特触发器输入将以电源电压的一半进行切换，同时我还希望反相器具有CMOS输出用来驱动NFET高达5V。
因此NAND门可以是 HC或者AC系列，而反相器可以是HC、HCT、或者AC等。
最后 2个地方都是使用的HC，将HCT用于反相器用来适应方向信号上的TTL电平并不好，因为启用信号无论如何都必须有CMOS电平。
3、其他输入级选择
这里我在输入信号上放置了下拉电路，将它们保持在有效且安全的逻辑电平，防止某些输入有时没有连接。CMOS输入具有非常高的阻抗，不然很容易拾取噪声。
为了限制电容充电时的电流浪涌，在二极管/电阻对桑串联了一个额外的330Ω电阻，另一个电容和电阻的值先手工计算大致计算确定，然后进行模拟，在电路完成后进行微调，保证没有击穿。
4、高侧驱动器
高侧PMOS晶体管的驱动电路需要反转信号并增加电机电源电压的摆幅，该电压至少为7V，必须能够相对地对FET的栅极电容进行充电和放电。当较低的NMOS管快速拉动漏极电压时，即使寄生栅极电容将其拉低，PFET也会保持关闭状态向下。
高侧驱动器
上图显示了完整的驱动电路。反转和电平移位由NPN晶体管Q9处理。该晶体管的关闭速度非常慢。因为如果没有从基极到集电极的肖特基二极管防止饱和，就会处于饱和状态。这和LSTTL逻辑内部用于加速切换的技术相同。
Q5作射极跟随器连接。并在PMOS晶体管关闭时向电源轨提供所需的低组狼。仅依靠R6将栅极拉高会显著拉高晶体管关闭的时间，但是这里更重要的是。当快速发生变化时，电阻无法将栅极保持在高电平。
由于较低的 NMOS 导通，PMOS 晶体管的漏极处出现压降（大的负 dV/dt）。 当 PMOS 导通时，二极管 D5 提供将栅极拉低的路径。这里使用 PNP 射极跟随器来稍微加快开启速度。
小栅极电阻 R7 可限制栅极电流浪涌并降低栅极电路中出现振铃的风险。
5、电路其余部分
这里显示了电桥电路的其他部分
其他电路
驱动NMOS管要简单一点，将普通的栅极电阻（R8）连接在反相器的输出和栅极之间就可以。
这里在NMOS管的源极引线中添加了一个电流检测电阻。方便测量电流并且验证是否发生击穿。选择1Ω作为获得示波器测量的合适电压和最小化损耗之间的折中方案。
在0.2 A 电流下，我们得到 0.2 V 压降，与 6 或 7 V 电源电压相比，这相对较小。测试完成后，可以用 0 Ω电阻替换 1 欧姆电阻。
对于 MOSFET，选择了 IRF7343，是采用单个 SO8 封装的 NMOS/PMOS 组合，是价格、可用性和导通电阻的综合选择。
这里还在H桥输出上添加了LED，可以直观地指示电路的状态。但是对于成品来说，最好不要使用LED。
五、H桥电路PCB设计成品图最后决定将双H桥电路放在双面PCB上，将所有外部信号拉到单排排针，而不是设计一个包含H桥、微控制器、电源等完整的PCB，这样可以最大程度低减少工作量，从而完成项目的H桥部分。如果有必要的化，可以始终将H桥与电路板上的其他电路集成在一起。
下面为最终的成品图。
