2）CSP 封装形式主要有如下分类：
5. 先进封装
1) 堆叠封装
◼ 堆叠封装分类
堆叠封装技术是一种对两个以上芯片（片芯、籽芯）、封装器件或电路卡进行机械和电气组装的方法，在有限的空间内成倍提高存储器容量，或实现电子设计功能，解决空间、互连受限问题。
堆叠封装分为定制堆叠和标准商业堆叠两大类型：前者是通过芯片层次工艺高密度化，其设计和制造成本相对较高；后者采用板卡堆叠、柔性电路连接器联接、封装后堆叠、芯片堆叠式封装等方式，其成本比采用单芯片封装器件的存储器模块高平均 15～20%。应该看到，芯片堆叠式封装的成本效率最高，在一个封装体内有 2～5 层芯片堆叠，从而能在封装面积不变的前提下，有效利用立体空间提高存储容量，主要用于 DRAM、闪存和SRAM。另外，通过堆叠 TSOP 可分别节约 50或 77的板级面积。
◼ 堆叠封装的特点
芯片堆叠封装主要强调用于堆叠的基本“元素”是晶圆切片。
多芯片封装、堆叠芯片尺寸封装、超薄堆叠芯片尺寸封装等均属于芯片堆叠封装的范畴。芯片堆叠封装技术优势在于采用减薄后的晶圆切片可使封装的高度更低。
堆叠封装有两种不同的表现形式，即 PoP 堆叠(Package on Package， PoP)和 PiP 堆叠（Package in Package Stacking，PiP）。
PoP 堆叠使用经过完整测试且封装完整的芯片，其制作方式是将完整的单芯片或堆叠芯片堆叠到另外一片完整单芯片或堆叠芯片的上部。其优势在于参与堆叠的基本“元素”为成品芯片，所以该技术理论上可将符合堆叠要求的任意芯片进行堆叠。
PiP 堆叠使用经过简单测试的内部堆叠模块和基本组装封装作为基本堆叠模块，但受限于内部堆叠模块和基本组装封装的低良率，PiP 堆叠成品良率较差。但 PiP 的优势也十分明显，即在堆叠中可使用焊接工艺实现堆叠连接，成本较为低廉。
PoP 封装外形高度高于PiP 封装，但是装配前各个器件可以单独完整测试， 封装后的成品良率较好。
堆叠封装技术中封装后成品体积最小的应属 3D 封装技术。
3D 封装可以在更小，更薄的封装壳内封装更多的芯片。按照结构可 3D 封装分为芯片堆叠封装和封装堆叠封装。
2) 晶圆级封装（WLP）
◼ WLP 的优势
晶圆级封装（WLP）就是在封装过程中大部分工艺过程都是对晶圆（大圆片）进行操作，对晶圆级封装（WLP）的需求不仅受到更小封装尺寸和高度的要求，还必须满足简化供应链和降低总体成本，并提高整体性能的要求。
晶圆级封装提供了倒装芯片这一具有极大优势的技术，倒装芯片中芯片面朝下对着印刷电路板（PCB），可以实现最短的电路径，这也保证了更高的速度，降低成本是晶圆级封装的另一个推动力量。
器件采用批量封装，整个晶圆能够实现一次全部封装。在给定晶片上封装器件的成本不会随着每片晶片的裸片数量而改变，因为所有工艺都是用掩模工艺进行的加成和减法的步骤。
◼ WLP 技术的两种类型
总体来说，WLP 技术有两种类型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圆级封装。
传统扇入 WLP 在晶圆未切割时就已经形成。在裸片上，最终的封装器件的二维平面尺寸与芯片本身尺寸相同。器件完全封装后可以实现器件的单一化分离（singulation）。因此，扇入式 WLP 是一种独特的封装形式，并具有真正裸片尺寸的显著特点。具有扇入设计的 WLP 通常用于低输入/ 输出（I/O）数量（一般小于 400）和较小裸片尺寸的工艺当中。
另一方面，随着封装技术的发展，逐渐出现了扇出式 WLP。扇出 WLP 初始用于将独立的裸片重新组装或重新配置到晶圆工艺中，并以此为基础， 通过批量处理、构建和金属化结构，如传统的扇入式 WLP 后端处理，以形成最终封装。
扇出式 WLP 可根据工艺过程分为芯片先上（Die First）和芯片后上（Die Last）, 芯片先上工艺，简单地说就是先把芯片放上，再做布线（RDL），芯片后上就是先做布线，测试合格的单元再把芯片放上去，芯片后上工艺的优点就是可以提高合格芯片的利用率以提高成品率，但工艺相对复杂。eWLB 就是典型的芯片先上的 Fan out 工艺，长电科技星科金朋的 Fan- out, 安靠（Amkor）的葡萄牙工厂均采用的芯片先上的工艺。TSMC 的INFO 也是芯片先上的 Fan-out 产品。安靠和 ASE 也都有自己成熟的芯片后上的 Fan-out 工艺。
在电子设备的发展历史中，WLP 封装技术的推广产生了很多全新的产品。例如得益于WLP 的使用，摩托罗拉能够推出其 RAZR 手机，该手机也是其推出时最薄的手机。最新型号的 iPhone 采用了超过 50 颗WLP，智能手机是WLP 发展的最大推动力。
随着金线价格的上涨，一些公司也正在考虑采用WLP 作为低成本替代方案，而不是采用引线键合封装，尤其是针对更高引脚数的器件。最近几年中，WLP 也已经被广泛用于图像传感器的应用中。目前，硅通孔（TSV）技术已被纳入用于封装图像传感器的 WLP 解决方案。其他更新的封装技术也在逐渐发展，并与现有的WLP 技术进行整合，例如三维（3D）集成技术。
3) 2.5D/3D 先进封装集成工艺
新兴的 2.5D 和 3D 技术有望扩展到倒装芯片和晶圆级封装工艺中。通过使用硅中介层（Interposers）和硅通孔（TSV）技术，可以将多个芯片进行垂直堆叠。TSV 堆叠技术实现了在不增加 IC 平面尺寸的情况下，融合更多的功能到 IC 中，允许将更大量的功能封装到 IC 中而不必增加其平面尺寸， 并且硅中介层用于缩短通过集成电路中的一些关键电通路来实现更快的输入和输出。因此，使用先进封装技术封装的应用处理器和内存芯片将比使用旧技术封装的芯片小约 30或 40，比使用旧技术封装的芯片快 2～3倍，并且可以节省高达 40或者更多的功率。
2.5D 和 3D 技术的复杂性以及生产这些芯片的 IC 制造商（Fab）和外包封装/测试厂商的经济性意味着 IDM 和代工厂仍需要处理前端工作，而外包封装/测试厂商仍然最适合处理后端过程，比如通过露出、凸点、堆叠和测试。外包封装/测试厂商的工艺与生产主要依赖于内插件的制造，这是一种对技术要求较低的成本敏感型工艺。
三维封装可以更高效地利用硅片，达到更高的“硅片效率”。硅片效率是指堆叠中的总基板面积与占地面积的比率。因此，与其他 2D 封装技术相比， 3D 技术的硅效率超过了 100。而在延迟方面，需要通过缩短互连长度来减少互连相关的寄生电容和电感，从而来减少信号传播延迟。而在 3D 技术中，电子元件相互靠得很近，所以延迟会更少。相类似，3D 技术在降低噪声和降低功耗方面的作用在于减少互连长度，从而减少相关寄生效应， 从而转化为性能改进，并更大程度的降低成本。此外，采用 3D 技术在降低功耗的同时，可以使 3D 器件以更高的频率运行，而 3D 器件的寄生效应、尺寸和噪声的降低可实现更高的每秒转换速率，从而提高整体系统性能。
3D 集成技术作为 2010 年以来得到重点关注和广泛应用的封装技术，通过用 3D 设备取代单芯片封装，可以实现相当大的尺寸和重量降低。这些减少量的大小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。据报道，与传统封装相比，使用 3D 技术可以实现 40～50 倍的尺寸和重量减少。举例来说，德州仪器（TI）的 3D 裸片封装与离散和平面封装（MCM）之间的体积和重量相比，可以减少 5～6 倍的体积，并且在分立封装技术上可以减少 10～20 倍。此外，与 MCM 技术相比，重量减少 2～ 13 倍，与分立元件相比，重量减少 3～19 倍。此外，封装技术中的一个主要问题是芯片占用面积，即芯片占用的印刷电路板（PCB）的面积。在采用MCM 的情况下，芯片占用面积减少 20～90 ，这主要是因为裸片的使用。
4) 系统级封装 SiP 技术
SiP 是半导体封装领域的最高端的一种新型封装技术，将一个或多个 IC 芯片及被动元件整合在一个封装中，综合了现有的芯核资源和半导体生产工艺的优势。SiP 是为整机系统小型化的需要，提高半导体功能和密度而发展起来的。SIP 使用成熟的组装和互连技术，把各种集成电路如 CMOS 电路、GaAs 电路、SiGe 电路或者光电子器件、MEMS 器件以及各类无源元件如电阻、电容、电感等集成到一个封装体内。
自从 1960 年代以来，集成电路的封装形式经历了从双列直插、四周扁平封装、焊球阵列封装和圆片级封装、芯片尺寸封装等阶段。而小型化、轻量化、高性能、多功能、高可靠性和低成本的电子产品的总体发展趋势使得单一芯片上的晶体管数目不再是面临的主要挑战，而是要发展更先进的封装及时来满足产品轻、薄、短、小以及与系统整合的需求，这也使得在独立的系统（芯片或者模块）内充分实现芯片的功能成为需要克服的障碍。
这样的背景是 SiP 逐渐成为近年来集成电路研发机构和半导体厂商的重点研究对象。SiP 作为一种全新的集成方法和封装技术，具有一系列独特的技术优势，满足了当今电子产品更轻、更小和更薄的发展需求，在微电子领域具有广阔的应用市场和发展前景。
◼ SIP/SOP
近年来，随着消费类电子产品（尤其是移动通信电子产品）的飞速发展， 使得三维高密度系统级封装（3D SiP，System in Package/SoP, System on Package）成为了实现高性能、低功耗、小型化、异质工艺集成、低成本的系统集成电子产品的重要技术方案，国际半导体技术路线（ITRS）已经明确 SiP/SoP 将是未来超越摩尔（More than Moore）定律的主要技术。
SiP 从结构方向上可以分为两类基本的形式，一类是多块芯片平面排布的二维封装结构（2D SiP），另一类是芯片垂直叠装的三维封装/集成结构（3D SiP）.
在 2D SiP 结构中，芯片并排水平贴装在基板上的，贴装不受芯片尺寸大小的限制,工艺相对简单和成熟，但其封装面积相应地比较大，封装效率比较低。3D SiP 可实现较高的封装效率，能最大限度地发挥 SiP 的技术优势，是实现系统集成的最为有效的技术途径，实际上涉及多种先进的封装技术，包括封装堆叠（PoP）、芯片堆叠（CoC）、硅通孔（TSV）、埋入式基板（Embedded Substrate）等，也涉及引线键合、倒装芯片、微凸点等其他封装工艺。3D SiP 的基本概念正是将可能实现的多种功能集成于一个系统中，包括微处理器、存储器、模拟电路、电源转化模块、光电器件等， 还可能将散热通道等部件也集成在封装中，最大程度的体现 SiP 的技术优势。
系统级封装技术可以解决目前我们遇到的很多问题，其优势也是越来越明显，如产品设计的小型化、功能丰富化、产品可靠性等，产品制造也越来越极致，尤为重要的是，提高了生产效率，并大幅降低了生产成本。当然， 难点也是存在的，系统级封装的实现，需要各节点所有技术，而不是某一技术所能实现的，这对封装企业来说，就需要有足够的封装技术积累及可靠的封装平台支撑，如高密度模组技术、晶圆级封装技术等。
◼ 多芯片组件（MCM）
多芯片组件(MCM)属于系统级封装，是电子封装技术层面的大突破。MCM 是指一个封装体中包含通过基板互连起来，共同构成整个系统的封装形式的两个或两个以上的芯片。并为组件中的所有芯片提供信号互连、I/O 管理、热控制、机械支撑和环境保护等条件。根据所用多层布线基板的类型不同，MCM 可分为叠层多芯片组件(MCM-L)、陶瓷多芯片组件(MCM-C)、淀积多芯片组件(MCM-D)以及混合多芯片组件(MCM–C/D)等。
多芯片封装技术从某种程度上而言可以减少由芯片功能过于复杂带来的研发压力。由于多芯片方案可以使用完全独立的成熟芯片搭建系统，无论从成本角度还是从技术角度考虑，单芯片方案的研发难度远大于多芯片方案。现阶段产品发展的趋势为小型化便携式产品，产品外部尺寸的缩小将压缩芯片可用布线空间，这就迫使封装技术改善封装的尺寸来适应更小型的产品。
二、封装基板已经是半导体封装中价值量最大的耗材2.1. 封装基板是 IC 芯片封装的新兴载体
传统的半导体封装,是使用引线框架作 IC 导通线路与支撑 IC 的载具, 它连接引脚于引线框架的两旁或四周。随着半导体封装技术的发展,当引脚数增多(超过 300 个引脚),传统的 QFP 等封装形式已对其发展有所限制。这样, 在 20 世纪 90 年代中期, 以 BGA、CSP 为代表的新型半导体封装形式问世, 随之也产生了一种半导体芯片封装必要的新载体，这就是半导体封装基板 (IC Package Substrate,又称为半导体封装载板) 。
IC 封装基板起到在芯片与常规印制电路板 (多为主板、母板、背板) 的不同线路之间提供电气连接 (过渡)的作用，同时为芯片提供保护、支撑、散热的通道, 以及达到符合标准安装尺寸的功效。可实现多引脚化、缩小封装产品面积、改善电性能及散热性、实现高密度化等是它的突出优点。因此以 BGA、CSP 以及倒装芯片 ( FC，Fpil Chpi) 等形式的半导体封装基板, 在近年来的应用领域得到迅速扩大,广为流行。
基于在半导体封装中充分运用高密度多层基板技术方面,以及降低封装基板的制造成本方面(封装基板成本以 BGA 为例约占 40-50,在 FC 基板制造成本方面它约 70-80)的需求,半导体封装基板已成为一个国家、一个地区在发展微电子产业中的重要“武器”之一。
2.2. 从芯片支撑材料角度来看半导体封装技术分类
目前普遍使用的封装技术有很多，可分为以下几类:
芯片的封装种类太过繁杂，为了方便理解，我们将分类方式简化，以封装过程中使用的承载晶圆或芯片的耗材的不同来份额里，半导体封装技术可以分为引线框封装、裸芯片封装/晶圆级封装和镶入式封装三类。
2.1.1. 引线框架封装（Leadframe Packages）
传统的 IC 封装是采用导线框架作为 IC 导通线路与支撑 IC 的载具，它连接引脚于导线框架的两旁或四周。随着 IC 封装技术的发展，引脚数量的增多(超过 300 以上个引脚)、、线密度的增大、基板层数的增多，使得传统的 QFP 等封装形式在其发展上有所限制。
我们把使用传统引线框架和封装壳的封装技术称为引线框架式封装技，多用于如方形扁平无引脚封装（QFN）和方型扁平式封装（QFP）。
